5月25日，在2026国际电路与系统研讨会上，华为公司董事、半导体业务部总裁何庭波发布“韬（τ）定律”，这是中国企业在全球半导体领域首次提出引领产业发展的新原则。

近年来，摩尔定律面临物理极限和经济效益的挑战，晶体管尺寸缩小带来的红利逐渐消退。在这一背景下，韬定律提出以时间缩微替代几何缩微，以系统性降低时间常数τ为目标，通过逻辑折叠等创新技术持续压缩信号传播时延，进一步提升晶体管密度，提高芯片的性能。

韬定律和逻辑折叠等技术相较于传统的设计方法有什么样的优势？华为提出的新路径可能对半导体行业的发展产生什么样的影响？推广的过程中又可能面临什么样的挑战？《观察者网》与资深芯片研究专家、《芯片简史》作者汪波进行了对话。

观察者网：我们应当如何理解韬定律的含义和作用？

汪波：长期以来，业界一直通过几何缩微来提高芯片的性能，这带来两种相反的趋势：一方面，晶体管的尺寸不断缩小，开关速度越来越快；另一方面，晶体管之间的连线变得越来越细，时间延迟反而变得越来越长。

在早期，时间延迟的问题并不严重。但根据摩尔定律，集成电路上可容纳的晶体管数目每两年增加一倍，所以随著晶体管的尺寸变小，处理速度变得更快，计算能力变得更强，影响数据读写速度的互连却变得越来越慢。由于计算机是一个整体，有计算也有存储，瓶颈从早期的计算速度转移到现在的时间延迟。

韬定律提出的背景，就是摩尔定律正在放缓，在尺寸缩微产生的效益越来越微弱的情况下，华为寻求直接解决时间延迟的问题。通过降低芯片、电路乃至系统层面上的时间延迟，降低计算、存储和通信之间的延迟，更根本地解决这个问题。

时间和空间其实是一体两面的，并非彼此对立，而是相互关联的。比如说，我们通过缩小尺寸让晶体管速度更快，实际上也是达到了时间缩微的效果。华为通过逻辑折叠缩短有效的连线，从而直接减少时间延迟，同样是实现时间缩微的目的。两者的效果是相同的。

所以，韬定律和摩尔定律并不是彼此矛盾的，两者是相互兼容的关系。我认为，韬定律更贴近芯片计算的本质，芯片就是要处理信息，用户更关注处理信息所需的时间，而不是使用了多少个晶体管或者晶体管的尺寸有多大。韬定律开辟了一条不依靠尺寸缩微的新设计路径，可以在没有最先进光刻机的情况下制造出综合性能相当的芯片。

观察者网：为实现τ缩微，华为在论文中提出了逻辑折叠（LogicFolding）的设计方法，不再采用传统的平面设计，而是将关键路径上的门电路分布到两个、未来甚至更多个垂直堆叠的有源层中。这与行业已经在推动的3D堆叠封装技术有哪些差别？与传统设计方式相比，逻辑折叠具有什么样的优势？

汪波：表面上看，华为提出的逻辑折叠和业界已经大规模使用的3D堆叠有很多相似之处，但实质还是有很大的区别。已经得到采用的3D堆叠，采用的设计方法还是先在二维平面上进行平面的设计，完成一层的设计后再设计一层，然后堆叠成三维。

逻辑折叠则是从最初就把功能统筹分布在一个三维空间上，进行更灵活、更高自由度的布局设计。一个功能或者某一个模块，一开始就分在两层上，形成上下垂直的关联，相互之间的距离更短，关键路径会更短，时间延迟也会更少。

逻辑折叠并不是针对封装或制造方面的创新，而是为了贯彻韬定律、减少时间延迟提出的一个新路径。所以，它具体采用的某些技术，可能与学术界和产业界研究的技术存在重合，甚至直接采用现有的一些技术。

此外，华为提出的逻辑折叠不仅限于芯片层面，向上提出了系统层级的逻辑折叠，向下还有电路层级的逻辑折叠。在系统层，主要是更加抽象的时间折叠，通过减少电路板之间的传输延迟，实现更紧凑、更高速的逻辑运算。

在更小的电路层，一颗芯片上的电路模块也分布在上下两层，然后互连起来，减少关键路径长度。芯片层的逻辑堆叠只需要在特定接口上引出一些线来进行上下层的互连，连接线并不多，连接线之间的间距也比较长，大约在40-50微米左右。与之相比，电路层级的逻辑堆叠需要非常多的互连线，间距可能需要缩短到2微米甚至1微米，对于工艺和设计都是非常大的挑战。

总体来看，逻辑堆叠的目的就是要在不缩小晶体管尺寸的情况下，降低芯片和电路的延迟，让τ在韬定律的指导下缩小。

观察者网：随著人工智能（AI）技术的高速发展，对于算力的需求节节攀升，如何提高AI系统的性能成为业界关注的焦点。针对AI系统，华为提出以统一总线（Unified Bus）+高密度光互连节点引擎（HiONE）+3D折叠协同实现τ缩微。与现有的AI系统设计相比，这些技术可以从哪些方面减少数据传输延迟，从而实现性能提升？

汪波：华为发布的预印本论文中指出，在大型AI集群中，超过80%的能量被消耗在数据移动上。这个数据搬移的过程，有很大的时间延迟。华为针对AI数据中心提出的三方面技术，就是为了减少这些延迟，在系统层级而非芯片层级上缩小时间延迟。

第一点就是统一总线，简称UB。传统芯片之间可能采用很多不同的协议，数据穿过多层协议的过程中，每一次协议转换都会增加延迟。统一总线就是要用单一协议取而代之，缩短转换带来的延迟，目前可以实现延迟降低500倍，从数十微秒下降到0.1微秒左右。

第二点是高密度光互连节点引擎Hi-ONE，用光纤取代传统的铜缆。机架之间互连传统上采用铜缆，但铜缆速度比较慢，需要消耗很多的电力，而且也很笨重。改用光互连可以减少时间延迟和功耗，并且显著提高带宽，每个模块能够提供8Tb/s的传输速率。

最后一点就是3D折叠技术。传统的2.5D折叠中，CPU或GPU位于中心，各种存储器排布在四周，通过总线互连起来。如果GPU的边长增加到原来的两倍，它的面积将增加到原来的四倍，计算能力也变成四倍，但排布在边缘的存储器都只能增加到两倍。这就形成了平方增长曲线与线性增长曲线之间的差距，GPU增大的越多，差距就越大。

3D折叠则是把存储器堆叠到GPU上方，使它们占用相同的面积，GPU面积扩大多少倍，存储也同样扩大多少倍。这样就可以使计算和存储按照同等的速率增加，减少存储方面的瓶颈。

总体上来说，对于AI系统，华为提出的技术可以实现减少整个系统的延迟、提高带宽和提高处理速度。

观察者网：根据论文给出的指标，逻辑折叠可以有效提高晶体管密度和减少信号延迟，从而实现降低τ的目标。但另一方面，这也可能带来芯片功耗、散热、良率等方面的挑战，如何让业界接受新的叙事和设计方法也并非易事。您认为，韬定律在短期和长期面临的最主要挑战是什么？

汪波：目前大家达成的一个共识是，逻辑折叠是全新的设计方法学，不再是在平面上进行设计或是在平面设计完之后再堆叠起来，而是从一开始就要在三维空间内设计，考虑每一部分电路是适合放在上层还是下层。这将带来全新的设计理念，学校里教授的设计方法也都面临很大的变化。

另一个巨大挑战，就是EDA（电子设计自动化）工具的适配问题。涵盖概念设计、详细设计、版图设计和验证的全流程设计工具，可能还有待开发。现有的传统EDA工具是经过了几十年的发展，才逐渐形成了一套全流程工具，根据韬定律的设计方法也需要一定时间才能完成EDA工具的适配。

第三个挑战是良率、散热等问题。良率取决于很多方面，例如，上下层之间的海量互连要求间距必须缩到非常小，只有1-2微米，甚至小于1微米，这就要求连接线对齐，误差非常小。散热也需要做好热管理，进行降低热阻等专门的研究。我相信，华为肯定已在这些方面做了很多的探索。

观察者网：何庭波在演讲中提到，在8086时代，行业通过标准化内存总线将处理器和存储器解耦，但AI时代正在逆转这种趋势，逻辑和存储正在重新被推向紧密的集成。随著韬定律提出，未来半导体行业的发展方向可能发生什么样的变化？

汪波：进入AI时代后，计算和存储重新靠近，确实正成为一种新的趋势，如HBM（高带宽内存）就是为了减少存储和计算之间的延迟。华为采用的3D折叠技术，其实就是想让计算和存储在3D空间中更紧凑地堆叠起来，进一步缩小计算和存储之间的距离，促进两者之间的融合。

我认为，这可能重塑半导体产业的发展方向。当前，计算和存储的厂商是分开的，最多只是将产品封装在一起。但在融合理念的推动下，未来的产品可能在设计阶段就将计算和存储有机地融合在一起，这可能是未来的一个方向。

观察者网：自摩尔定律于上世纪60年代提出以来，它一直是半导体行业的重要准则。您在《芯片简史》中提到，摩尔定律不仅仅是对规律的总结，更已成为业界的一种“信仰”。但随著指导晶体管缩小的登纳德缩放定律逐渐失效，物理层面上的限制似乎已让摩尔定律逼近极限。

华为在论文中提出了韬定律对于τ缩微的预测：微缩因子α与应用场景相关，在功耗受限的移动设备中，α约为每年1.3倍；在自动驾驶系统中，α约为每年1.5倍；在AI系统中，α最高可达每年10倍。但通过折叠提高晶体管密度，仍然存在物理层面上的限制，是否也将使韬定律面临类似摩尔定律的瓶颈？

汪波：在华为发布韬定律论文后的第二天，也就是5月26日下午，华为的技术专家做了一个报告。在回答提问时，其实也有观众问到这个问题，即韬定律的最大极限在哪里？当时，华为的架构师回答说，短期内还没有看到逻辑折叠的边界，作为一个工程师，他的职责就是在未来遇到新的障碍时去解决这些问题。

韬定律的极限，可能更适合留给学术界探讨。我举个例子，摩尔定律刚刚提出的时候，摩尔也在1965年的论文中提到芯片可能遇到的挑战，但没有给出极限。到70年代，加州理工学院的卡弗·米德教授做了一个估算，认为晶体管尺寸缩小到150纳米就是极限了。我们知道，后来芯片的尺寸缩微超越了这个数字，到本世纪初变成几十纳米，现在还缩小到几纳米。

这就像是人们在剥洋葱一样，一层一层地剥开，不断发现新的可能。所以这个问题，需要留到未来去解答，我们可能发现更远的极限在等著我们。

观察者网：近年来，美国在半导体等领域针对中国实施的一系列制裁和打压，让华为等中国企业更早碰到了这堵“墙”，促使中国研究人员先一步进行投资研究并取得突破。在这样一个经济高度全球化、彼此互相依存的时代，韬定律提出的全新设计准则是否会重塑全球芯片行业格局？

汪波：现有芯片行业的格局是高度依赖制造，尤其是先进制程工艺。即使能够设计出非常复杂的芯片，创意也可能受限于工艺、产能和制造成本，无法得到实现。但韬定律可能重新激发出设计的创意，在三维空间中更灵活、更自由地进行有创意的设计，可能重新增加设计的价值。

设计的价值在行业中的比重可能有所增加，回到与先进制程同等的地位。在这个意义上，我认为韬定律会让设计和制造达到新的平衡，从而改变芯片行业的格局，让一些很好的创意在不需要先进制程的情况下也能得到实现，同时性能可以媲美使用最先进工艺制造的芯片。

观察者网：华为发布韬定律的论文后，许多美国和欧洲媒体认为，中国正探索出一条绕开美国技术封锁、摆脱对西方半导体设备依赖的自主路径，美国的制裁逐渐失去效果。您对中国半导体行业的发展有什么样的展望？

汪波：华为在论文中给出了一个目标，预计到2031年，基于韬定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平；到2035年，AI系统硬件集成度将增长100倍以上。我认为在接下来这9年时间里，国内可以在没有先进光刻机的情况下继续提供高性能的芯片和AI系统，为发展高端EUV光刻机争取到一个战略窗口。

另一方面，引领产业从尺寸的缩微转向时间的缩微，需要一定的时间，EDA、芯片散热等问题也需要一点一点的攻克。

总而言之，我认为华为开辟了一条新的路径，虽然还面临许多困难和挑战，但依然令人期待。

观察者网：未来，半导体行业是否可能探索新的材料路线，再一次实现如同当年晶体管取代电子管一样的技术革命？

汪波：学术界已经在这一方面探索了几十年时间。让我们回顾一下半导体发展的历程，为什么晶体管能够在20世纪40年代到50年代取代电子管？在那时，电子管其实就是一个真空的玻璃管，除了散热困难、不稳定等问题之外，一个关键不足就是它没办法进行尺寸的缩微。电子管再小，也有一个玻璃罩，需要抽成真空，缩小到厘米级之后很难进一步缩微。

所以，电子管就逐渐被晶体管取代，因为晶体管可以不断进行缩微。从目前的研究来看，可能存在三种路径。

一种路径就是继续缩微，也就是“延续摩尔”（More Moore），虽然难度非常大，红利也逐渐减少，但尺寸的缩微现在还没有完全停止。还有一条重要路径是“扩展摩尔”（More than Moore），通过类似堆叠的方式，继续提高晶体管密度，未来会延续一段时间。

如果这两条路径都走不通，接下来可能就是“超越摩尔”（Beyond Moore）的路径，开发使用新材料的晶体管。目前，有一些选项，比如使用碳纳米管代替传统的硅材料，制成碳纳米管场效应晶体管（CNTFET），它的性能非常好，但大规模制备比硅材料困难许多。

另一个选项是记忆电阻器，这是一种基于氧化物半导体、类似晶体管的元件，既可以实现开关，也可以实现一定的存储和记忆。但这种材料同样面临制备和器件一致性等方面的挑战，还无法匹配当前处理器的性能和规模。

所以，这些领域的研究主要还是在学术界进行，工业界暂时没有投入大量的资金和人力，可能还在谨慎地追踪。对于产业界，如果能够利用现有的制程去继续提高晶体管密度，他们没有太多的动力去切换到全新的材料。可能只有到前两种路径接近尽头时，“超越摩尔”的第三条路径才会成为主流的选择。

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