在5月25日召开的2026国际电路与系统研讨会上，华为公司董事、半导体业务部总裁何庭波发布“韬（τ）定律”。基于该定律，华为过去六年已成功设计并量产了381款芯片，预计到2031年，华为高端芯片电晶体密度将达到1.4纳米制程的同等水平。

“韬定律”是什么？它是否有望突破曾经的“铁律”摩尔定律，在半导体领域开辟出一条新的道路？

摩尔定律已“撞墙”

综合《中国电子报》、《南方日报》报道，要理解“韬定律”这个新方向，需先了解已经引领着半导体行业演进近半个世纪的摩尔定律（Moore's law）。

1965年，快捷半导体和英特尔创始人之一高登·摩尔（Gordon Earle Moore）提出摩尔定律，他称，集成电路上的电晶体数量大约每两年翻一番，也意味着芯片的性能大约会每隔两年翻一倍。

因此，过去数十年里，半导体的发展进步遵循摩尔定律，行业也有了一套非常好懂的演进语言：7纳米、5纳米、3纳米、2纳米，那就是依靠制程工艺，缩小电晶体的尺寸，以达成更高的集成度、更好的性能和更低的成本，这也成为芯片性能判断标准。

数字愈来愈小，很快就逼近物理极限，电晶体已经小到几个纳米级别，大约是几十个原子排成一排的宽度。再往下缩，量子隧穿效应会让电子不受控制地“漏”出去，让电晶体不再可靠。

此外，造一条3纳米芯片的生产线，投资动辄近200亿美元，折合人民币超千亿元。这导致全球范围内能跟进投产的工厂只剩下两三家。

电晶体尺寸缩微意味着更快的开关速度和更短的信号传输距离，但如今如果电晶体不能像过去继续变小，计算还能怎么继续变快？这便是韬定律提出的背景。

为什么用“韬”（τ）命名？

“韬”是希腊字母τ（tau）的音译。在电路理论中，τ代表时间常数——信号从一种状态切换到另一种状态需要的时间。τ越小，电路切换越快。

这也是韬定律的核心逻辑：以时间为指标的优化道路。

过去摩尔定律降低τ的办法是电晶体变小→电路变短→τ自然变小。韬定律则反过来，以“时间缩微”替代“几何缩微”，以系统性降低时间常数（韬τ）为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升电晶体密度。

四个层级的优化

《联合早报》指出，不同于摩尔定律聚焦电晶体尺寸优化，韬定律提出从电晶体、电路、芯片和系统四个层级做出优化。何庭波星期一发布于《中国科学：信息科学》、题为《多层电子系统的时间尺度理论》的论文中，对四个层级的优化方向作出阐述。

具体包括：在电晶体层级优化电阻和寄生电容等；在电路层级优化信号传输阻容延迟，依托垂直集成缩短布线长度；在芯片层级优化架构设计、流水线配置等；在系统层级优化通信协议、组网架构等。

“韬定律”在半导体市场行得通吗？

在2020年5月至今年5月间，华为面向移动、人工智能（AI）、汽车、工业、基础设施领域，已完成381款芯片量产落地，并称“全产品矩阵验证τ时间缩放理论成立”。

值得注意的是，华为今年秋季发布的新一代麒麟手机芯片，将完整采用韬定律的“逻辑折叠”技术。这被认为是检验韬定律能否跑通的重要节点。

另据何庭波透露，到2031年，基于韬定律的高端芯片，电晶体密度将达到1.4纳米制程的同等水平。

《联合早报》指出，目前，中国大陆目前最先进的芯片制造工艺，普遍被认为处于7纳米水平。全球最大的芯片制造商台积电，目前已推进2纳米制造技术，并计划在2029年开始1.4纳米量产。

台湾资深半导体产业顾问陈子昂表示，从物理学角度来看，很多理论都可以推导出来，但关键在于能否实现商业化。目前市面上主流的晶圆设备仍以平面工艺为基础，而韬定律采用电晶体堆叠的方式，现有设备能否生产仍是一个问题。

另据《央视新闻》报道，摩尔定律从提出到被行业接受，用了10年的时间。而在后摩尔时代的竞争，不会只看谁的电晶体更小，还会看谁的信息系统更高效。

何庭波称，未来5年到10年，半导体行业将遇到瓶颈，一定会认真思考“韬（τ）定律”这条路径。